Ну что, игра стартовала. 6 участников первого сезона будут бороться за три ящика пива. Следите за обновлениями, в конце сезона ВЫ решите кому достанется призовой фонд.
===
PS: Хочешь попробовать свои силы в следующем сезоне? Напиши @KeisN13 о своем желании принять участие в игре

Итак, первый участник, первого сезона игры "Create FPGA Content" , которого выбрал великий randomize() - @Amurak с темой Реализация базовых компонентов ЦОС: КИХ фильтр
===
Ранний патронский доступ к его статье (и к статьям других участников) по ссылке
====
Правила игры

Все уже посмотрели ?

Важный ролик, прошу посмотреть уважаемых подписчиков и дать ваши комментарии.

Это сильно поможет мне

https://youtu.be/_m-4ja9NZuY

Утренние задачки от VerilogMaster
===
P-13 This post and a few coming posts will be about full case, parallel case, casex and casez.

Before that syntax rules
############################## `(tick/backtick) character is used to implement compiler directive.
Any line that starts with `, there will not be semicolon at the end.
a. `timescale 1 ns/ 1ps ( no semicolon in the end)
b.`timescale 1 ns/ 1 ps ; This will give syntax error.
c. `define size 8
d. `include "disciplines.v"
##############################
Here I have implemented the code for a kind of Priority Encoder using simple case (not casex and casez ) .
##############################

`timescale 1ns/1ps
module caseinput
(
  input [1:0] sel1,sel2,sel3,sel4,
  input [1:0] a,b,c,d,
  output reg [1:0] op1,op2,op3,op4
);




always@(*)
case(sel1) 
2'b00 : op1 = a;
2'b01 : op1 = b;
2'b1? : op1 = c; ==> "?"
endcase

always@(*)
case(sel2) 
2'b00 : op2 = a;
2'b01 : op2 = b;
2'b1x : op2 = c; ==> "x"

endcase


always@(*)
case(sel3) 
2'b00 : op3 = a;
2'b01 : op3 = b;
2'b1z : op3 = c; ==> "z"
endcase

always@(*)
case(sel4) 
2'b00 : op4 = a;
2'b01 : op4 = b;
2'b10 : op4 = c;
2'b11 : op4 = c;
endcase

endmodule

###################################################
Conclusion from the figure below is synthesizer as well as simulator both will ignore ?,x,z for the simple case.
We can see in the synthesized design that latches are there (i.e. ?,z,x cases are being ignored ) and also in simulation latched result are there from previous value even if sel values are changing.

But for the 4th option i.e. with sel4, that is actual priority encoder without ?,x,z. We can see that all the options we have to write in the case i.e. 2'b10 and 2'b11 for the same output, even if it is actually 2'b1x
#################################################
Also Please Like and Share this post and all the previous posts to make it reach more and more profiles.
===
Оригинал

Небольшое чтиво вам на вечер про встроенные или встраиваемые ПЛИС: eFPGA. Крайне интересный концепт - ПЛИС как IP, который уже используется в Российских компаниях, например в КМ211
===
PS: наши патроны получили ранний доступ к статье более двух месяцев назад 😉
===

утренние задачки 🤷‍♂️
оригинал

Первая ПЛИСовая вакансия в этом году
===
https://fpga-systems.ru/board/rabota/ishchu_sotrudnikov/fpga_designer_v_kompaniju_microavia/1-1-0-114
===

Ну что, сделаем к лету миллион?

Ну что, готовы продолжать изучение самой важной темы для FPGA/ASIC разработки? Я говорю про STA - Static Timing Analysis - статический временной анализ и проектные ограничения (временнЫе) (timing constraints). В этой части автор @vshev92 уделил внимание анализу передачи данных в FPGA из внешнего устройства и показал два способа создания ограничений для входных сигналов.
===
НЕ ЗАБЫВАЕМ ПОДДЕРЖАТЬ АВТОРА по этой ссылке Любая мотивация нужна авторам, если вы пытались написать хотя бы одну статью, вы понимаете о чем я.
===
Вы также можете подумать над темой своего собственного контента - хотя, зачем? Мы всё уже придумали за вас. Вот тут 135 идей для статьи, заметки или чего то подобного
===
И не забывайте про нашу страницу мотивации для будущих авторов FPGA комунити
===

С подачи камрада @KeisN13 открыл для себя (форк arxiv?) TechRxiv.

Что загадочно:
Powered by IEEE
(и больше нигде нет упоминания IEEE как на лого - какое отношение и интерес имеют эти капиталисты к ресурсу, где публикации доступны бесплатно для меня загадка 🤷‍♂️)

И, что характерно:
All preprints posted on TechRxiv receive Digital Object Identifiers (DOIs), making them part of the citable scientific record and indexable by external services such as CrossRef and Google Scholar.

PS: слышал еще про всякие biorxiv, но для релевантных публикаций по FPGASIC - techrxiv самое то 👍🏻

@embedoka

Новая заметка в блоге и еще один полезный ресурс к нам в копилку
===
Особенно приятно, што разработчик Corsair состоит в нашем комунити 😊
===
Не забывайте комитить список полезных ресурсов в наш FPGA-AWESOME-LIST
===

иногда полезно заглядывать описание чатов и каналов, так например многие наверняка не знают о:
FPGA комунити.
+
Embedded часть FPGA @fpgasystems_embd
Верификация @fpgasystems_verification
Flood @fpgasystems_flood
Mems @fpgasystems_memasici
News @fpgasystems_events
—
web fpga-systems.ru
youtube youtube.com/c/fpgasystems
—
Вождь @KeisN13

Short FPGA news collection for 17-jan-2022
https://fpga-systems.ru/news/fpga_daily_news_012/2022-01-17-706

Пора вспомнить, как это было. Небольшой отчет и ссылки на все видео и презентации нашей Питерской конфы.
===
регистрация на новую конфу открыта - Москва - Минск - Томск - Санкт-Петербург , успей посетить единственную в РФ и РБ встречу ПЛИСоводов

Вот это прям уже совсем ПЛИСовые войны начинаются. Как вы знаете чипагедон сильно сказался на поставках Xilinx, а особенно на поддержке выпуска устаревающих(ших) Spartan-6, коих было выпущено за все время более миллиарда штук.

На фоне этого, компания Microchip не дремлет и начинает активно атаковать информационным молотом. Вероятно вы читали вот этот Migrating Guide , а сегодня я наткнулся на вот такую форму запроса -

Как думаете, такая информационная атака принесет плоды ?
===
PS: Мне кажется, что ребята из Элтех просто обязаны перевести Migrating Guide и опубликовать его на нашем ламповом портале 😉
Что скажешь @zedeg94 ?
===
UPD: ошибся не много, не SPARTAN-6 продано миллиард, а ПЛИС семейства Spartan (пруф)

Космический вебинар от Xilinx и Avnet
===
https://fpga-systems.ru/news/xilinx_technologies_for_new_space_space_2_0/2022-01-18-709
===

Игра "Create FPGA Content" началась! Первая публикация из 6 от @Amurak, про разработку КИХ фильтров на ПЛИС + немножко UVM
===
Важно! Сама игра (правила) включает голосование за лучшую статью, поэтому я добавил звездочки рейтинга в конце статьи. Обязательно оценивайте материалы, на основе количества голосов и рейтинга мы потом выберем трех победителей.
===
Следующие счастливчики : @KeisN13 и @y_shulgina
===
Хочешь принять участие во втором сезоне игры? Напиши мне @KeisN13
===