𝗗𝗮𝗶𝗹𝘆 𝗶𝗻𝘁𝗲𝗿𝘃𝗶𝗲𝘄 𝗾𝘂𝗲𝘀𝘁𝗶𝗼𝗻𝘀 𝗱𝗶𝗴𝗶𝘁𝗮𝗹 𝘃𝗲𝗿𝗶𝗳𝗶𝗰𝗮𝘁𝗶𝗼𝗻: 𝗗𝗮𝘆𝟭𝟯
what is gate level simulation (GLS) or netlist simulation ? Why is it necessary ?

Gate level simulation is used to boost the confidence regarding implementation of a design and can help verify dynamic circuit behaviour, which cannot be verified accurately by static methods. It is a significant step in the verification process. GLS can be ‘zero delay’, ‘unit delay’, 'pre layout SDF' or ‘post layout SDF’ based on the stage of your design cycle.

GLS is a must for the following reasons
To verify critical timing paths of asynchronous designs that are skipped by STA.
To validate the constraints used in STA and EC.
To verify any black boxes in EC.
To verify the power up and reset operation of the design.
To verify that the design doesn’t have any unintended dependence on initial conditions.
To verify low power structures absent in RTL and added during synthesis.
To collect switching activity for power estimation and correlation.

Link to all previous system verilog verification questions : https://skl.sh/36WW23q

A few daily FPGA news for 19-jan-2022
===
https://fpga-systems.ru/news/fpga_daily_news_014/2022-01-19-710

#fpga #developers #community #fpgaDAILYnews

Как я и говорил, Questa это не просто симулятор, это большой набор разных тулзов. Вот вебинар по двум из них
===
https://fpga-systems.ru/news/vvedenie_k_questa_lint_i_questa_cdc_dlja_razrabotchikov/2022-01-19-711
===

DSOL ищут 200к инженера
===
https://fpga-systems.ru/board/rabota/ishchu_sotrudnikov/inzhener_razrabotchik_asic/1-1-0-117
==

Помните EBAZ4205 ? Да да, та самая отладка за 500 рублей с Xilinx Zynq-7000. Так вот для нее продают платы расширения
===
На сайте у нас есть две статьи с запуском Hello World на этой плате - раз и два
===

Daily interview questions : Digital Design/RTL Design /Verilog - Day15

What is clock gating and why is it used ?

Clock gating is a common technique for reducing clock power by shutting off the clock to modules by a clock enable signal. Clock gating functionally requires only an AND or OR gate. It is one of the most frequently used techniques in RTL to reduce dynamic power consumption without affecting the functionality of the design.

Clock gating is used to reduce dynamic power consumption . In some of the designs, clock switching power may be contributing as high as 50% of the total power. Power being a very critical aspect, we need to make efforts to reduce this.

Comment below on some of the issues that arise during clock gating 👇🏼

Other common Verilog/Digital design/Setup hold questions : https://skl.sh/3jqW5Ku

Clock domain crossing interview questions : https://skl.sh/2YgRMbI

оригинал

Новый выпуск ежедневного FPGA дайджеста.

Крайне рекомендую обратить внимание на пункты:
1, 5, 6, 7, 8, 11, 13, 16!, 17, 19
===
https://fpga-systems.ru/news/fpga_daily_news_015/2022-01-20-712
===
#fpga #developers #community #FPGAdailyNEWS #vhdl #verilog #systemverilog #spartan #xilinx #intel #lattice #efinix #gowin #tinyML #riscv

Утренние FPGA новости
===
FPGA Daily News #016
Not much FPGA news for 21-jan-2021
===
https://fpga-systems.ru/news/fpga_daily_news_015/2022-01-21-713
===

Новое познавательное по STA от @vshev92
===
Данная статья является продолжением серии статей по временным ограничениям в FPGA. Главная цель – познакомить начинающих разработчиков с основами статического временного анализа. Далее будет рассмотрен анализ передачи данных из FPGA во внешнее устройство и показано два способа создания ограничений для выходных сигналов.
===
Не забываем:
1️⃣ Ознакомиться со статьей
2️⃣ Оценить статью
3️⃣ Поддержать автора
===

Хочу сегодня на стриме поговорить о теме, от которой ну ни куда не деться, если вы хоть чуть мало мальски понимаете в разработке на ПЛИС / FPGA. Я говорю о нарушениях сетап и холд. Я не буду разбирать физическую причину их возникновения, материала по этой теме овердохрена, а сосредоточусь на причинах их возникновения с точки зрения проекта: почему гребаная Vivado и гребаный Quartus выдают Timing Violation и красные slack.

PS :: Я принимаю участие в игре "Crate FPGA Content" https://fpga-systems.ru/create_fpga_content и должен подготовить статью к концу следующей недели, но и стрим тоже кто-то должен провести. Поэтому решил совместить приятное с полезным и в рамках сегодняшних посиделок подготовить наброски материалов для будущей статьи и видео.

Стрим будет в 18 часов
===

Очередное занятие школы синтеза в Сколково стартует в 12:00 https://www.youtube.com/watch?v=T8jlU66KW_E
Присоединяемся, ставим лайки, задаем вопросы

Ну , что готовы? стартуем через пару минут https://youtu.be/AqlczIUlCHQ

Всем привет. Вчера на стриме допустил ошибку, разместил ее в закреп комментарии под видео + добавил тайминги к видео
===
Я тут заговорился в самом начале, когда рисовал временные диаграммы выхода триггера. У меня выход Q становится в 1 на следующий так 16:22. Конечно, это не правильно, Q будет 1 через некоторое время после текущего фронта тактового синала. И в картинке с метастабильностью 19:28 тоже на такт влево надо сдвинуть. Извините, бывает )
===
Тайминги видео
0:00 Начало
0:20 Всем привет
2:15 Почему эта тема стрима?
5:20 Обновления
11:40 Коротко о setup/hold time (есть ошибка в картинке, читайте закрепленный комментарий)
20:40 Setup Случай 1. Много уровней логики
33:18 Setup Случай 2. Много потребителей. Большой fanout
42:18 Setup Случай 3. Упаковка в аппаратные компоненты.
54:58 Setup Случай 4. Компоненты физически далеко на кристалле после имплементации
1:01:35 Hold. Случай 1.
1:06:38 Еще один способ устранения слака по fanout
1:09:20 Делители частот, типичная ошибка проектирования
1:19:19 Логика перед пином, выводим сигналы правильно из ПЛИС
1:33:50 Отвечаем на вопросы в чате
1:45:28 Окончание стрима

Find something interesting about FPGA in FPGA Daily News digest #017 (24-jan-2022)

===

#fpga #developers #community #fpgaDAILYnews

https://fpga-systems.ru/news/fpga_daily_news_017/2022-01-24-715

Всем привет. В среду в 10:00 состоится бесплатный 5-часовой семинар по Xilinx Kria.

​​18 февраля в 19:00 пройдет вторая встреча в Embedded баре.

На время мероприятия наш офис превращается уютный бар, где можно зацепить пинту светлого (или темного) пива, послушать истории и пообщаться с коллегами из Embedded тусовки.

Второй EB – про сложные вещи, рассказанные простым языком.

Спикеры и доклады:

Вит Китаев из Speechmate расскажет про потребительские исследования на ранних этапах Hardware продукта.

Михаил Попиков из Экстрим Инжиниринг расскажет про измерение антенн различного назначения: от смартфона до спутниковой платформы.

Дмитрий Пономарёв из Аргос Электрон расскажет про пятьдесят оттенков белых светодиодов.

Алексей Иванов из JTAG Technologies расскажет про то, к каким заболеваниям производственного процесса ведёт отсутствие тестирования и что с этим делать.

Условия участия:
• Оффлайн в нашем офисе в Санкт-Петербурге.
• Записи и онлайн трансляции не будет, чтобы участники и докладчики могли чувствовать себя расслабленно и комфортно.
• Мероприятие платное. Количество мест нашего бара ограничено. Часть билетов можно будет купить сразу по повышенной цене, а часть – только выиграв в лотерее.

Все детали про мероприятие размещены на отдельном лэндинге.

Ждём вас в Embedded баре 18 февраля в 19:00.

Сразу две вакансии в IVA Technologies
===
О проекте: В современном мире мы все чаще слышим о машинном обучении и системах искусственного интеллекта, основанных на применении нейронных сетей. Эти технологии дают потрясающие результаты, однако острым вопросом встает о все растущих вычислительных потребностях данных систем. Поэтому наша компания разработала специализированный тензорный микропроцессор для ускоренного расчета нейронных сетей.
===
Вакансия 1 - Инженер-разработчик ASIC (RTL)
Вакансия 2 - Инженер-верификатор
===

FPGA news for 25-jan-2022
===
https://fpga-systems.ru/news/fpga_daily_news_018/2022-01-25-717