Компания: Автомакон
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Обязательно:
- Verilog или VHDL.
- При опыте программирования на VHDL - готовность переходить на Verilog
- Понимание разработки устройств, работающих на ПЛИС высокой степени интеграции например, таких компаний, как Xilinx, Altera (Intel)
- Знание цифровой электроники
- Желание быстро осваивать новые технологии разработки
- Подход к работе с долей педантизма :-)
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #C #Python
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Обязательно:
- Verilog или VHDL.
- При опыте программирования на VHDL - готовность переходить на Verilog
- Понимание разработки устройств, работающих на ПЛИС высокой степени интеграции например, таких компаний, как Xilinx, Altera (Intel)
- Знание цифровой электроники
- Желание быстро осваивать новые технологии разработки
- Подход к работе с долей педантизма :-)
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #C #Python
💩5
Компания: МОТИВ Нейроморфные Технологии
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Задачи:
- Разработка RTL описания узлов заказной СБИС
- Тестирование
- Возможно участие в перекрестной верификации
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #Python
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Задачи:
- Разработка RTL описания узлов заказной СБИС
- Тестирование
- Возможно участие в перекрестной верификации
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #Python
🍌2
Компания: МОТИВ Нейроморфные Технологии
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Задачи:
- Разработка RTL описания узлов заказной СБИС
- Тестирование
- Возможно участие в перекрестной верификации
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #Python
З/П: от 120 000 ₽
Тип занятоcти: #Офис
Локация: #Новосибирск
Позиция: #Middle
Задачи:
- Разработка RTL описания узлов заказной СБИС
- Тестирование
- Возможно участие в перекрестной верификации
Стек:
#VerilogHDL #SystemVerilog #VHDL #FPGA #Linux #Python