Шановні читачі журналу CHIP NEWS!

У вас є прекрасна можливість заповнити своє дозвілля на вихідних цікаво та корисно, а саме - читанням свіжого номера журналу CHIP NEWS!!!

Вийшов 9-й номер журналу за 2024 рік.

Для його завантаження є 2 варіанти, що відрізняються лише розміром (якістю окремих растрових зображень):

10 Мб
https://drive.google.com/file/d/1MvRfOGzYlxwK5yv8_rn_iOhDzwxqh1xN/view?usp=sharing

31 Мб
https://drive.google.com/file/d/1-nB3lhvo-wmnev6iEe5gYmxoq-3YFpPv/view?usp=sharing

Всі посилання на сайти, що є в рекламах та у візитках - активні. На сторінках Змісту та на обкладинці також активні переходи на сторінки статей.
Прохання при перегляді файлу на комп'ютері застосовувати двосторінковий режим перегляду з окремим показом титульної сторінки. Це побажання для більш "реалістичного" відображення журналу.

Поширення журналу категорично вітається!!!

Читайте з користю та задоволенням!

www.chipnews.com.ua

Слава Україні!
Пару тижнів тому я писав про вартість розробки чіпа: https://t.me/ddlab_ua/183
Тепер поговоримо як змінюється вартість однієї платини в залежності від технології.
Для початку – ілюстрація з сайту компанії anysilicon щодо того, як змінюється вартість пластини при зміні технології від https://anysilicon.com/silicon-wafer-cost/
Так, при технологічній нормі (Node) 90 нм вартість платини становила 1653 доллара, а по останнім технологічним нормам 3 нм та 2 нм – 18495 і 25000 доларів відповідно. Як бачите, вартість виготовлення платини зростає експоненційно.
Але вірити одному джерелу інформації зараз неможна, тому перевіряємо. Щоб перевірити дані anysilicon ось ще дві статті –
TSMC’s Estimated Wafer Prices Revealed: 300mm Wafer at 5nm Is Nearly $17,000 - https://www.tomshardware.com/news/tsmcs-wafer-prices-revealed-300mm-wafer-at-5nm-is-nearly-dollar17000
Та Average TSMC silicon wafer price soar y-o-y in Q4 2023 - https://projectblue.com/blue/news-analysis/753/average-tsmc-silicon-wafer-price-soar-y-o-y-in-q4-2023
Згідно них TSMC заявляє вартість пластини по 5 нм технології у 17000, 3 нм – приблизно 20000 дол., а 2 нм – приблизно 25000 дол. Що приблизно так само, як і на красивому графіку. Тому його і використаємо для наступних розповідей.
Але раджу почитати статтю на сайті tomshardware -там ще багато цікавого.

Слава Україні!
І півроку не пройшло!
Я нарешті допилив чергове відео по дискретній математиці – цього разу по побудові часових діаграм. Тож, як вам це цікаво – ласкаво прошу дивитися тут: https://www.youtube.com/watch?v=YA-2TqFlm5k
Як не цікаво – заходити і коментувати, що не цікаво, а хочеться чогось іншого ))
Загалом, по підсумках року контент по дискретній математиці дуже зайшов. Не зрозуміло, чому – але як є. Тому буду робити ще, але обіцяти, що буде часто і регулярно – не буду. Бо наступний семестр не за горами, а він буде складний і цікавий. А це означає, що треба буде багато вчити уроки.
А от писати буду частіше - бо є про що.

Якби винахідники мали свої лого. Скоріш за все баян, але мені сподобалось.

П'ятниця і тому буде маленька задачка.

Є такий код. Що він виведе на консоль?

module test;
    reg  [3:0] A;
    reg        B;
    wire [3:0] Y;
    initial begin
        A = 4'b1010;
        B = 1'b1;
        #1;
        $display("A: %b, B: %b, Y: %b", A, B, Y);
    end
    assign Y = A | B;
endmodule

До вчорашнього квізу:
Проблема коду у різній розрядності операндів. Verilog це сприймає нормально, а у людей, які пишуть на VHDL від цього пальці на ногах стискаються.

Ті, хто відповів що це синтаксична помилка – відповіли так само як і ChatGPT. Нижче буде картинка того, як це компілює Questa.

Загалом про цю незручну ситуацію раджу читати Sutherland, Stuart, and Don Mills. 2007. Verilog and System Verilog Gotchas: 101 Common Coding Errors and How to Avoid Them. New York: Springer.

Або дивіться нудне відео тут: https://youtu.be/bxCC2_UsV6c

Всесвіт надсилає знаки всім, хто користується Xilinx.

Кидайте працювати з Xilinx - Altera дасть вам можливість почати нове життя.

А тепер все серйозно.
Ранок понеділка почнемо з новин.
Ви точно пропустили цю новину – Altera тепер Altera. Вона і раніше була Altera, але не зовсім. Точніше, вона з самого початку була Altera, потім IntelFPGA (але всі все одно називали Altera), потім Altera, але все одно інтел, а от зараз – вже точно Altera.
1 січня 2025 Altera стала самостійною компанією – https://x.com/AlteraFPGA_/status/1876767709137965376
Як кажуть у пресрелізі – це тепер найбільша самостійна FPGA компанія. Насправді не найбільша, але якщо рахувати саме ті, що не мають материнської компанії – то найбільша.
З цього всього у мене є питання – а як тепер називається Xilinx? Бо наче і Xilinx, але AMD. Все складно.
І друге – а Intel тепер став ще меншим? Бо як забрали частину бізнесу в окрему кампанію, то розмір Intel став ще меншим. Зрозуміло, що як казала моя бабуся – поки товстий всохне, худий – здохне. І для нас, хто просто спостерігає за номерам в таблиці найбільших компаній, цифри взагалі не цікаві. Але ж цікаво.
Спостерігаємо далі. Бажаючі записують у щоденник спостережень за природою.

Знову п'ятниця. Тому знову задачка.
Є такий код. Що він виведе на консоль?

module test;
    reg  [3:0] A;
    reg        B;
    wire       Y;
    initial begin
        A = 4'b1010;
        B = 1'b1;
        #1;
        $display("A: %b, B: %b, Y: %b", A, B, Y);
    end
    assign Y = A || B;
endmodule

Знов з рибу гроші або до квізу в п’ятницю.

Відповідь, що стоїть у квізі можливо дещо бентежить, але це дійсно правильна відповідь.
Нижче скрін з EdaPlayground, в якому саме цей код був запущений та відкомпільований за допомогою QuestaSim 2024.3.
Це та ситуація, коли в стандарті явно нічого не сказано, але всі з досвіду знають, що воно так буде. Про роботу з сигналами різної розрядності раджу уважно почитати та зробити приклади і відкомпілювати книгу Sutherland, Stuart, and Don Mills. 2007. Verilog and System Verilog Gotchas: 101 Common Coding Errors and How to Avoid Them. New York: Springer.
Конкретно в цій ситуації треба читати Gotcha 45 та 46.
Або дивіться відео де розповідається саме про ці ситуації - https://youtu.be/bxCC2_UsV6c
Якщо ліниво дивитись і відео – слайд про це теж нижче.

Слава Україні!
Alex Forencich і його бібліотека компонентів.
Якщо ви досі в неї не заглядали – то це саме той самий момент подивитись на якісну і велику бібліотеку компонентів модулів, написану на Verilog і тестами, написаними на MyHDL.
В основному там модулі для AXI bus, але їх багато – синхронне FIFO, двохпортова пам'ять, звичайна оперативна пам'ять, блоки прямого доступу до пам’яті і багато іншого.
Раджу для перегляду.
Сайт - https://alexforencich.com/wiki/en/start - в основному не цікавий
GitHub - https://alexforencich.com/wiki/en/start - це саме те, що треба
YouTube - https://www.youtube.com/c/alexforencich – зараз більшою частиною трансляції про те, як робиться проект Corundum - open-source, high-performance FPGA-based NIC and platform for in-network compute. Сам цей проект тут - https://github.com/corundum/corundum

#GitHub

П'ятничний тест.

Маємо такий код. У операторі IF в дужках при розрахунку умови при використанні вектора треба використовувати “=” чи “==”?

module test; 
    reg  [3:0] A;
    reg        Y;
  
    initial begin
        A = 4'b1010;
        #1;
        if (A = 4'b0000) begin
            Y = 1'b1;
        end 
        else begin
            Y = 1'b0;
        end
    end
endmodule

Частка світового обєму виробництва напівпровідників залежно від країни. Період з 1990 по 2032 рік. Прогноз зроблений по даним 2024 року.
— Частка США значно знизиться — з 37% 1990 року до 14% 2032 року.
— Частка Китаю різко зросте з 0% 1990 року до 21% 2032 року.
— Тайвань та Південна Корея збережуть постійне зростання виробництва напівпровідників, частка Тайваню досягне 16%, а Південної Кореї — 17% до 2032 року.

Слава Україні!
Черговий п’ятничний ківз.
Є такий код:

module example (
  input wire x,
  input wire y,
  input wire z,
  output reg out
);

  always @(x or y)
    out = x & y | z;

endmodule