Вводимо нову розвагу – п’ятничний квіз.
Сьогодні про логічні функції у Verilog.
Умова: data = 3’b000;
Питання: Чому дорівнює !data

Правильна відповідь на питання - 1'b1.
Оператор ! у Верілог - це однобітний оператор і він працює з однобітними значеннями. І результат у нього теж однобітний.
Для тих, хто хоче розібратись - дивіться відео про логічні оператори у Verilog: https://youtu.be/bxCC2_UsV6c

Слава Україні!
Як показало опитування, важливою є книга про фічі Verilog. Найкращою з них є книга Стюарта Сазерленда про фішки Verilog та SystemVerilog: Stuart Sutherland, Don Mills «Verilog and SystemVerilog Gotchas: 101 Common Coding Errors and How to Avoid Them»
Як зрозуміло з назви структура книги проста – проблема та її пояснення. Саме в цій книзі можна прочитати про особливості роботи Verilog з операндами різної розрядності. Якщо ви дивились відео, на яке був лінк у попередньому пості, то там на слайдах є посилання на конкретні розділи цієї книги.
Оцінка – 10 з 10. Але! Не рекомендується читати без досвіду написання коду на Verilog.
Сама книга на гуглодиску. Гарного читання.

А в якості додатку – ще пара статей від Стюарта Сазерленда про Gotchas.

#book

Слава Україні!
Всі звикли, що мікросхеми повинні бути зі складними функціями та великою кількістю транзисторів. Але є чудові маленькі мікросхеми SN74LVC1G34 Single Buffer Gate розміром 1х1 мм, які виконують просту функцію повтору змінної. Про це говоримо у цьому відео: https://youtu.be/Xr0QhT4wfu4

Логічні функції однієї змінної. Функції константи логічний нуль, логічна одиниця. Повторення змінної. Як ці функції реалізуються в реальному житті. Мікросхема повторювача сигналу.

#ddLab_YouTube

Доброго вечора, шановне панство.
Оскільки все як завжди, то без всіляких форм та оголошень.

Завтра на 16 годину починаємо розмову зі студентами Чернігівської політехніки про архітектуру процесора.
Плани великі та надовго.
В цьому сезоні - до кінця навчального року - рухаємось по Харісах 2022 року по архітектурі простого RICS V. Наступного сезону - десь з середини вересня - йдемо вже по матеріалам MIPS в конвеєрний RICS V.
Оскільки з наших студентів маю дуже різну групу, то починаємо з самого простого. Завтра загальна розмова про що таке процесор і як воно все виглядає і як загалом працює в мікропроцесорній системі.

Всі зустрічі проводимо онлайн і Microsoft Teams. Перерв на тривогу не буде - кожен вирішує свою безпеку сам - всі люди дорослі.
Доступ буде відкритий для всіх, але можу видаляти за недостойну поведінку.

Тривалість зустрічі - 1 година.

Запис буде, але коли буде викладений і у якому вигляді - хз. Бо то не за планом.

Слава нації!

https://teams.microsoft.com/l/meetup-join/19%3ameeting_OGEwNmY3NmYtOWZmZi00YTMwLTg3ZDgtMTA2MjY0YzI1YTNl%40thread.v2/0?context=%7b%22Tid%22%3a%2233c7147e-9374-4a05-a175-43367185b3f7%22%2c%22Oid%22%3a%22d0143d5d-9804-4687-987f-94de584b8de8%22%7d

За 10 хвилин почнемо

https://teams.microsoft.com/l/meetup-join/19%3ameeting_OGEwNmY3NmYtOWZmZi00YTMwLTg3ZDgtMTA2MjY0YzI1YTNl%40thread.v2/0?context=%7b%22Tid%22%3a%2233c7147e-9374-4a05-a175-43367185b3f7%22%2c%22Oid%22%3a%22d0143d5d-9804-4687-987f-94de584b8de8%22%7d

Слава Україні!
Для тих, хто вчора не вгадав або не знав правильну відповідь у квізі – правильна відповідь always @(posedge clk or negedge rst_n).
Якщо хочеться пояснення чому так – ось тут є відео на цю тему: https://youtu.be/pj89G5OYZOM

Слава Україні!

Два відео по тестуванню тригерів на Verilog.
Перше відео – простий тест JK-тригера з дуже простим тестом, що генерує сигнали за допомогою затримки. Використовуємо блок always для генератора тактової частоти і команду monitor для виводу сигналів у консоль.
Простий тест JK тригера: https://youtu.be/nDohunppLaY

І останнє відео по тригерам та Verilog.
Тестуємо D-тригер з асинхронним сигналом скидання. Пишемо тестbench, який використовує псевдовипадкові числа для генерації тестових сигналів. Для цього використовуємо функцію urandom_range для генерації випадкових сигналів скидання та даних.
Оскільки вся ця конструкція генерує псеводовипадкові числа, то переходимо з чистого Verilog у SystemVerilog і задаємо значення зерна генератора випадкових чисел для отримання різних результатів.
Тест D тригера на Verilog з рандомізацією: https://youtu.be/Hr3x4Pb-6aU
Залишайте свої запитання в коментарях до відео.

#ddLab_YouTube

Розклад тренінгів від Intel/Altera на квітень

Verilog HDL Basics / April 9,10
https://learning.intel.com/Developer/learn/course/view/classroom/862/verilog-hdl-basics

Using Quartus® Prime Software / April 11, 12
https://learning.intel.com/Developer/learn/course/view/classroom/863/using-intelr-quartusrsoftware

Introduction to Platform Designer: Building Systems / April 16
https://learning.intel.com/Developer/learn/course/view/classroom/982/introduction-to-platform-designer-building-systems

Verilog HDL Basics / April 16, 17
https://learning.intel.com/Developer/learn/course/view/classroom/862/verilog-hdl-basics

Quartus® Prime Software Debug Tools: Signal Tap / April 17
https://learning.intel.com/Developer/learn/course/view/classroom/1066/intelr-quartusr-prime-software-debug-tools-signal-tap

Stratix® 10 and Agilex™ 7 SoC FPGA Basics / April 18, 19
https://learning.intel.com/Developer/learn/course/view/classroom/854/intelr-stratixr-10-and-intel-agilexr-7-soc-fpga-basics

Verilog HDL Advanced / April 23, 24
https://learning.intel.com/Developer/learn/course/view/classroom/861/verilog-hdl-advanced

Beginner Workshop for Altera® FPGAs / April 25
https://learning.intel.com/Developer/learn/course/view/classroom/851/beginner-workshop-for-intelr-fpgas

Зустріч по RISCV № 2.
Завтра 29.03.2024 о 16-00 Teams

https://teams.microsoft.com/l/meetup-join/19%3ameeting_MDJkMzk2MDEtOGUzMS00ZDgzLWExNGEtMDdkZDRkMTVhMmZi%40thread.v2/0?context=%7b%22Tid%22%3a%2233c7147e-9374-4a05-a175-43367185b3f7%22%2c%22Oid%22%3a%22d0143d5d-9804-4687-987f-94de584b8de8%22%7d

Нагадую, що сьогодні на 16 годину говоримо про команди асемблера RV і спробуємо дійти до перших блоків в архітектурі.

https://teams.microsoft.com/l/meetup-join/19%3Ameeting_MDJkMzk2MDEtOGUzMS00ZDgzLWExNGEtMDdkZDRkMTVhMmZi%40thread.v2/0?context=%7B%22Tid%22%3A%2233c7147e-9374-4a05-a175-43367185b3f7%22%2C%22Oid%22%3A%22d0143d5d-9804-4687-987f-94de584b8de8%22%7D

Слава Україні
Продовжую заповнювати курс цифрової схемотехніки відео. Сьогодні перша частина лекції про лічильник.
https://youtu.be/UbsAX5qcleQ
У відео розказую, що таке лічильник і як він працює, пояснюю принцип роботи простих лічильників з послідовним перенесенням, їх переваги, недоліки та способи реалізації Лічильник - це пристрій, який послідовно рахує від 0 до деякого числа. Він характеризується коефіцієнтом рахування (MOD) - максимальним числом станів. Розглянуто асинхронний лічильник з послідовним перенесенням (Ripple Counter), де кожен розряд по черзі передає перенесення на наступний. Показано його схему на Т-тригерах і часові діаграми роботи як для ідеального випадку, так і з урахуванням затримок. Виявлено проблеми низької швидкодії та затримок при збільшенні розрядності. Продемонстровано, що лічильник діє як дільник частоти - кожен розряд ділить частоту вдвічі. Наведено приклад мікросхеми 74НС93 з чотирма розрядами. Також показано схему віднімаючого лічильника, який схожий на додаючий, але виводить інверсні значення розрядів. Згадано про можливість реверсивних лічильників, які можуть як додавати, так і віднімати.
Залишайте свої запитання в коментарях до відео.

#ddLab_YouTube

Знайдіть помилку в коді

01 module lab5
02 (
03 input [1:0]d,
04 input load,
05 output reg [1:0]q,
06 output reg [1:0]q_n
07 );
08
09 always @(*) begin
10 if (load == 1’b1) begin
11 q = d;
12 q_n = !d;
13 end
14 end
15
16 endmodule

Для тих, хто хоче відкомпілювати – код без нумерації рядків у першому коментарі

Результат компіляції наведеного вище коду у Quartus.

Слава Україні!
Маю час, маю натхнення, тож декілька спостережень за реінкарнацією Altera та нововведеннями Altera/Intel.
Якось непоміченою пройшла відміна софт ядра процесора NIOS II та його заміна на NIOS V на основі RICS V. Тому будемо поступово розбиратись з тим, що це означає та що маємо зараз і за які гроші.
Тож, восени минулого року Intel видав документ pdn2312, в якому каже, що з 22 березня 2024 року закінчується підтримка та відвантаження софт процесора NIOS II. Це означає, що цей процесор вже не бути входити в нові версії Quartus як у безкоштовній так і у платній версії. Тепер треба використовувати в якості софт процесора виключно NIOS V і для бажаючих перейти прямо зараз є спеціальний документ AN978 - NIOS V processor migration guide.
Все начебто і добре – треба йти в ногу з часом і долучатись до нового, але диявол як завжди у деталях.
Точно так само як і для NIOS II версія NIOS V має три варіанти – Compact (c), Microcontroller (m) та General Purpose Processor (g).
Для безкоштовної версії Quartus Lite пропонується використовувати NIOS V/c або NIOS V/m. А старшої версії не буде. Але це не точно, оскільки остання безкоштовна версія Quartus – це 23.1, що вийшла у листопаді 2023 має в своєму складі NIOS II. Підтримки NIOS V нема взагалі.
Загалом, складається враження, що Intel / Altera просто забили на користувачів безкоштовної версії і все більше схиляють їх до переходу на Subscribe або Pro версії. Але поживемо – побачимо. На цьому тижні відбудеться виставка Embedded World і там запланована доповідь по NIOS V. Можливо там почуємо щось для користувачів безкоштовної версії.
Для поціновувачів Xilinx – Microblaze також замінять на RISC V. ))