지난주에 TSMC가 테크놀로지 심포지엄 2026을 열고 공정 로드맵을 공개했습니다. 2029년 양산이 예정된 A12·A13 등 옴스트롱 단위의 초미세 공정을 공개했지만, 핵심은 ‘실리콘 온 웨이퍼(SoW)’ 였습니다.

SoW는 웨이퍼 하나를 한 개의 칩으로 만듭니다. 기존에는 12인치 웨이퍼에 400~500개 칩 조각(HBM 기준)을 생산하고 이를 적층해 개별 제품으로 내놓았습니다. 이때 사용되는 기술이 2.5D 패키징으로 알려진 CoWoS 입니다.

SoW는 하나의 거대한 고성능 칩을 만들 수 있다는 게 특징입니다. 구글이 8세대 추론용 TPU(TPU 8i) 32개로 구성하는 서버 랙 1대의 연산 능력이 SoW로 만들어지는 칩 하나로 구현될 수 있습니다. 곧 상장하는 세레브라스(CBRS)의 칩이 SoW의 대표 예시입니다.

가장 큰 혁신은 노광 공정 횟수가 크게 주는 것인데요. 기존에는 레티클(노광 공정 시 회로 찍어내는 틀) 사용 횟수가 80~90번에 달했다면 SoW에서는 1번만 쓰면 됩니다. 대신 이에 상응하는 초거대 레티클이 필요한데 이 기술을 갖추는 게 최대 난관으로 꼽힙니다.

여기서 투자 아이디어가 하나 나옵니다. TSMC나 삼성 등 반도체 제조사는 모두 노광 공정을 최소화하는 방향으로 최첨단 공정을 개발하고 있습니다. 노광 공정이 잦을수록 회로의 불량률이 높아지기 때문인데요(총알 2발을 같은 곳에 쏘면 미세한 오차로 구멍이 커지는 원리와 동일). 그래서 노광 공정을 줄이기 위해 빛을 더 고집적으로 모으는 고개구수(High-NA) EUV라는 거의 1억달러에 육박하는 노광 장비가 나왔습니다.

그러나 이번에 TSMC가 공개한 SoW 기반 로드맵은 High-NA EUV를 사용하지 않는 방향으로 계획되고 있습니다. 그 말은 ASML에 지불할 금액이 다른 밸류체인으로 흘러갈 수 있다는 말인데요. 단적으로 ‘노광 외 장비’사에 큰 혜택이 예상됩니다(여기서는 바텀업으로 확실한 리스트업이 필요합니다). SoW는 2029년경 양산될 걸로 예상되는데 아마 기술 난도 때문에 주류가 되기는 어렵고 CoWoS랑 병행될 것입니다.

SoW 공정이 주류가 되면 최대 64개의 HBM을 탑재한 AI 칩을 만들 수 있습니다. CoWoS 기술로는 현재 8개가 한계이며, 추후 20~24개까지 확대됩니다. 그럼에도 SoW에 비하면 한참 모자랍니다. SoW 시대가 온다면 메모리 기업들의 또 다른 전성시대가 옵니다. 그 과정에서 삼성전자도 관련 기술을 선도해야 하며 TSMC와 비슷하지만 다른 ‘실리콘 온 팬넬(SoP)’ 기술을 개발 중입니다. 이는 사각형 팬넬을 사용해 둥그런 12인치 웨이퍼 2개 분량의 칩을 찍을 수 있어 TSMC의 SoW보다 더 광범위한 기술입니다. 무엇이 됐든 ‘웨이퍼 통째로 찍는 기술의 시대는 오고 있습니다. 대비하시죠