تمرین وریلاگ در مدلسیم

#verilog__vhdl

سلام
این دو تا تمرین مدار منطقی به زبان سیستم وریلاگ در برنامه modelsim رو میخواستم بپرسم ازتون و تا دو شنبه هفته بعد فرصت دارم


توسط خریدار: الهام فضلی نژاد

اطلاعات بیشتر:
https://parscoders.com/project/566882/تمرین-وریلاگ-در-مدلسیم

t.me/ParscodersCom

پروژه با verilog

#verilog__vhdl

سلام
مشخصات کامل رو میگیرم میفرستم
فعلا یه تمرین هست که باید انجام بشه


توسط خریدار: فاطمه اولادی

اطلاعات بیشتر:
https://parscoders.com/project/566903/پروژه-با-verilog

t.me/ParscodersCom

طراحی مدار با وریلاگ

#verilog__vhdl

فایلی برای انجام قرار داده میشود. ممنون میشوم بررسی کنید.


توسط خریدار: کاربر627158

اطلاعات بیشتر:
https://parscoders.com/project/567494/طراحی-مدار-با-وریلاگ

t.me/ParscodersCom

پروژه vhdl (8717)

#verilog__vhdl

 شما پروژه با کد زنی vhdl انجام میدید؟                                        


توسط خریدار: payaprozhe

اطلاعات بیشتر:
https://parscoders.com/project/568355/پروژه-vhdl-8717

t.me/ParscodersCom

پروژه fpga با زبان vhdl توسط نرم افزار ise(Xilinx ISE Design Suite)

#programming, #cryptography, #verilog__vhdl, #research, #technical_writing

پیاده سازی الگوریتم های رمزنگاری prince
با زبان vhdl در نرم افزار ise(Xilinx ISE Design Suite) 
زمان و قیمت کاملا توافقی است.


توسط خریدار: کاربر159189

اطلاعات بیشتر:
https://parscoders.com/project/568634/پروژه-fpga-با-زبان-vhdl-توسط-نرم-افزار-ise-xilinx-ise-design-suite

t.me/ParscodersCom

49022 - پروژه مدار منطقی vhdl.

#electrical_engineering, #electronics, #verilog__vhdl

میتونید این پروژه رو برای در اپلیکیشن ise با زبان vhdl بزنید لطفا؟و اینکه هزینه اش چقدر میشه و چند روزه به دستم میرسه؟
مهندسی برقمدار منطقی


توسط خریدار: مهندس خوب

اطلاعات بیشتر:
https://parscoders.com/project/570763/49022-پروژه-مدار-منطقی-vhdl

t.me/ParscodersCom

پروژه vivado/ vhdl 97946

#verilog__vhdl

سلام وقت بخیربنده یک پروژه دارم میخواستم بدونم همکاران شما امکان انجامش رو دارند؟بله ، استفاده از شبکه transformer برای پیاده سازی یک ساختار برروی zynq ultra scale نرم افزار مورد نیاز هم vivado هست و زبان مورد نیاز هم HLS  یا vhdlیک دیتا بیس به مجری داده میشه که باید روی داده های اون تحلیل رو انجام بدنکلیت پروژه این هست ، اگر مجری تایید کردند جزئیات بیش تری هم توضیح میدم بهشوننه فقط دیتا بیس ، یک دیتابیس پزشکی هستاگر پروژه رو قبول کردن ، یک فایل کوچیک برای بخشی از پروژه دارم که در اختیارشون قرار میدم.


توسط خریدار: nikotex

اطلاعات بیشتر:
https://parscoders.com/project/570835/پروژه-vivado-vhdl-97946

t.me/ParscodersCom

پروژه ویوادو (8728)

#verilog__vhdl

سلام وقت بخیر بنده یک پروژه دارم میخواستم بدونم امکان انجامش رو دارید؟
 استفاده از شبکه transformer برای پیاده سازی یک ساختار برروی zynq ultra scale 
نرم افزار مورد نیاز هم vivado هست 
و زبان مورد نیاز هم HLS  یا vhdl
یک دیتا بیس به مجری داده میشه که باید روی داده های اون تحلیل رو انجام بدن
کلیت پروژه این هست ، اگر مجری تایید کردند جزئیات بیش تری هم توضیح میدم بهشون
نه فقط دیتا بیس ، یک دیتابیس پزشکی هست
اگر پروژه رو قبول کردن ، یک فایل کوچیک برای بخشی از پروژه دارم که در اختیارشون قرار میدم.
زمان هم  حداکثر ۱۰ روز


توسط خریدار: payaprozhe

اطلاعات بیشتر:
https://parscoders.com/project/569854/پروژه-ویوادو-8728

t.me/ParscodersCom

درس طراحی سیستم دیجیتال - طراحی و پیاده سازی یک لایه کانولوشن

#electrical_engineering, #verilog__vhdl, #artificial_intelligence

صورت پروژه در فایل پیوست موجود است؛ در صورت تمایل و تسلط بر مباحث پیام بدهید. توجه کنید که حتما و حتما رزومه شما مورد بررسی قرار میگیرد.
فایل‌های دیگر نیز از جمله عکس ورودی و AXI نیز در صورت همکاری ارسال میگردد.


توسط خریدار: امیرمحمد افشاری اصل

اطلاعات بیشتر:
https://parscoders.com/project/571342/درس-طراحی-سیستم-دیجیتال-طراحی-و-پیاده-سازی-یک-لایه-کانولوشن

t.me/ParscodersCom

درس طراحی سیستم دیجیتال - طراحی و پیاده سازی یک لایه کانولوشن

#electrical_engineering, #verilog__vhdl, #artificial_intelligence

صورت پروژه در فایل پیوست موجود است؛ در صورت تمایل و تسلط بر مباحث پیام بدهید. توجه کنید که حتما و حتما رزومه شما مورد بررسی قرار میگیرد.
فایل‌های دیگر نیز از جمله عکس ورودی و AXI نیز در صورت همکاری ارسال میگردد.


توسط خریدار: امیرمحمد افشاری اصل

اطلاعات بیشتر:
https://parscoders.com/project/571930/درس-طراحی-سیستم-دیجیتال-طراحی-و-پیاده-سازی-یک-لایه-کانولوشن

t.me/ParscodersCom

الکترونیک دیجیتال - طراحی خودکار یک جمع کننده هیبریدی باینری پرسرعت

#electrical_engineering, #electronics, #verilog__vhdl, #electronic_circuits, #hspice

صورت پروژه در فایل پیوست موجود است؛ در صورت تمایل و تسلط بر مباحث پیام بدهید. توجه کنید که حتما و حتما رزومه شما مورد بررسی قرار میگیرد.


توسط خریدار: امیرمحمد افشاری اصل

اطلاعات بیشتر:
https://parscoders.com/project/573245/الکترونیک-دیجیتال-طراحی-خودکار-یک-جمع-کننده-هیبریدی-باینری-پرسرعت

t.me/ParscodersCom

99232 پروژه vhdl

#verilog__vhdl

:  

سلام

نرم افزار quartus 
درس FPGA 
زبان قالب vhdl 
فرصت تا شانزدهم شهریور ماه


توسط خریدار: nikotex

اطلاعات بیشتر:
https://parscoders.com/project/574928/99232-پروژه-vhdl

t.me/ParscodersCom

نوشتن کد وریلاگ و تست‌بنچ مناسب برای یک مدار

#verilog__vhdl

با سلام و وقت بخیر، لطفا در صورت تسلط بر وریلاگ اعلام کنید تا شکل یک مدار شمارنده که در نرم افزار Digital طراحی شده رو براتون ارسال کنم. با تشکر


توسط خریدار: maka8807

اطلاعات بیشتر:
https://parscoders.com/project/575649/نوشتن-کد-وریلاگ-و-تست‌بنچ-مناسب-برای-یک-مدار

t.me/ParscodersCom

Error detection

#verilog__vhdl, #anything_goes, #electrical_circuits

📌 معرفی پروژه
پروژه Parser.py یک ابزار خواندن، شبیه‌سازی و خطایابی مدارهای دیجیتال است که مدارها را از فایل‌هایی با فرمت .bench می‌گیرد، تحلیل می‌کند و بر اساس آن شبیه‌سازی و تست‌پذیری مدار را انجام می‌دهد.
این پروژه بیشتر در حوزه طراحی دیجیتال، تست مدار (DFT) و تشخیص خطا (Fault Simulation / ATPG) کاربرد دارد.
🎯 هدف پروژه
خواندن فایل‌های مدار (.bench) و استخراج اطلاعات ورودی‌ها، خروجی‌ها و نوع گیت‌های منطقی.سطح‌بندی (Levelization) نودهای مدار برای شبیه‌سازی مرحله‌به‌مرحله.شبیه‌سازی معمولی مدار با ورودی‌های مشخص یا تصادفی تا خروجی‌ها محاسبه شود.تولید لیست خطاها (Fault List) شامل stuck-at-0 و stuck-at-1 برای نودهای غیرخروجی.شبیه‌سازی مدار در حضور خطا و بررسی اینکه آیا الگوی تست داده‌شده قادر به شناسایی خطا هست یا نه.نمایش مشخصات مدار به صورت جدولی (لیست نودها، گیت‌ها، ورودی‌های هر نود، و اطلاعات کنترلی).⚙ اجزای اصلی که باید پیاده‌سازی یا بررسی شود
بر اساس کد موجود، بخش‌های کلیدی که یا پیاده‌سازی شده‌اند یا تکمیل نیاز دارند عبارتند از:
 ماژول Dalgebra.py
کد فعلی از تابع‌های AND, OR, NOT و … استفاده می‌کند که باید در این ماژول تعریف شوند.اگر این فایل موجود نیست، باید نوشته شود.بارگذاری فایل .bench (پیاده‌سازی شده)
خواندن خطوط، حذف خطوط خالی و کامنت‌هاشناسایی نوع خط (INPUT, OUTPUT, یا گیت منطقی)ذخیره در ساختار داده (varMap و varIndex)Circuit Levelization (پیاده‌سازی شده)
تعیین سطح محاسبه هر نود برای اجرای شبیه‌سازی به ترتیب درستشبیه‌سازی بدون خطا (پیاده‌سازی شده)
گرفتن بردار ورودی و تولید خروجی طبق گیت‌هاتولید لیست خطاها (Fault List) (پیاده‌سازی شده)
برای هر نود، stuck-at-0 و stuck-at-1 ایجاد می‌کندشبیه‌سازی با خطا (Fault Simulation) (پیاده‌سازی شده)
تزریق خطا به یک نودبررسی تأثیر خطا روی خروجی‌ها (D و D’)توابع نمایشی (پیاده‌سازی شده)
printSystem() نمایش مشخصات نودها به صورت جدولprintInOut() نمایش تعداد ورودی‌ها و خروجی‌ها📥 ورودی‌ها
فایل .bench شامل توصیف مدار (نمونه: datasets/c432.bench)📤 خروجی‌ها
جدول مشخصات نودهای مدارخروجی حاصل از شبیه‌سازی (با یا بدون خطا) برای ورودی‌های مشخصتشخیص اینکه آیا خطا توسط یک الگوی تست شناسایی می‌شود یا نه📌 جمع‌بندی خیلی کوتاه
این پروژه یه شبیه‌ساز و خطایاب مدار دیجیتال هست که:
فایل مدار رو می‌خونهمدار رو به ترتیب درست شبیه‌سازی می‌کنهخطاهای stuck-at رو تولید و شبیه‌سازی می‌کنهبررسی می‌کنه که آیا خروجی خطادار با خروجی سالم فرق می‌کنه یا نه
حتما حتما یک فایل گزارشکار شامل توضیحات لازم و انجام قدم به قدم پروژه لازم و حیاتی است.


توسط خریدار: کاربر562899

اطلاعات بیشتر:
https://parscoders.com/project/576174/error-detection

t.me/ParscodersCom

پروژه vhdl.

#electrical_engineering, #electronics, #verilog__vhdl

کارشناسی کامپیوتر درس طراحی سیستم های دیجیتال
من پروژه vhdl دارم
...................................................


توسط خریدار: مهندس خوب

اطلاعات بیشتر:
https://parscoders.com/project/576806/پروژه-vhdl

t.me/ParscodersCom

پیاده سازی پردازنده تک سیکل MIPS با زبان وریلاگ

#verilog__vhdl

پروژه درسی دانشگامه لطفا کسایی که واقعا بلدن و تواناییشو دارن پیشنهاد بدن چون باید فردا تحویلش بدم ممنون


توسط خریدار: کاربر631635

اطلاعات بیشتر:
https://parscoders.com/project/578527/پیاده-سازی-پردازنده-تک-سیکل-mips-با-زبان-وریلاگ

t.me/ParscodersCom

سفارش پروژه ویوادو vivado

#verilog__vhdl

با سلام وقتتون بخیربنده یک پروژه شناسایی فرد بیمار از سالم رو  داشتم که میخواستم با شبکه عصبی transformer  نوشته بشه برروی نرم افزار vivado و با زبان HLS دیتا بیس مورد استفاده در این پروژه یک دیتا بیس اینترنتی هستزمان انجام پروژه هم ۲۰ روز هست کد رو لازم دارم همراه  با توضیح کدتوضیحات : یک دیتابیس شامل اطلاعات ، سیگنال ecg، جنس و سن هست و دوتا فرکانس کاری ۱۰۰ و ۵۰۰ داره که من فقط میخوام با داده های فرکانس ۱۰۰ کار کنند هدف شناسایی بیمار اتریال فیبریلیشن ( AF)  در بین افراد سالم هستداده افراد بیمار نیاز. به oversampling داره چون تعدادش کم هست یک ویژگی دیگه علاوه بر سن و جنس و ecg  ، ضربان قلب هست که محاسبه اون رو برنامه hls رو خدمتشون ارسال میکنم . در انتها بایستی کد شبکه همراه با توضیحات کد که میتونه در قالب  یک ویدیو باشه  همراه با اندازه گیری دقت و صحت شبکه به بنده تحویل بدهند.این ادرس دیتا بیس هستhttps://physionet.org/content/ptb-xl/1.0.1/


توسط خریدار: الهام فضلی نژاد

اطلاعات بیشتر:
https://parscoders.com/project/579939/سفارش-پروژه-ویوادو-vivado

t.me/ParscodersCom

سفارش پروژه ifogsim

#verilog__vhdl

سلامهزینه انجام پروژه با ifogsim را می فرمایید؟من برای پایان نامه کارشناسی ارشدم یک شبیه سازی با ifogsim برای کارخانه هوشمند انجام دادم بیش از ۷۰ درصد پروژه را نوشتم ولی توی خروجی یک مقدار ایراد هست که نتونستم کاملش کنم می خوام این پروژه کامل بشه شبیه سازی یک کارخانه هوشمند با استفاده از محاسبه لبه است و مقایسه اش با حالت بدون محاسبه لبه و اندازه گیری میزان تاخیر و هزینه و ….بله همون فایلای انجام پروژه خودم که انجام دادم در ifogsim هست


توسط خریدار: فاطمه اولادی

اطلاعات بیشتر:
https://parscoders.com/project/581933/سفارش-پروژه-ifogsim

t.me/ParscodersCom

سفارش پروژه ifogsim

#verilog__vhdl

سلامهزینه انجام پروژه با ifogsim را می فرمایید؟من برای پایان نامه کارشناسی ارشدم یک شبیه سازی با ifogsim برای کارخانه هوشمند انجام دادم بیش از ۷۰ درصد پروژه را نوشتم ولی توی خروجی یک مقدار ایراد هست که نتونستم کاملش کنم می خوام این پروژه کامل بشه شبیه سازی یک کارخانه هوشمند با استفاده از محاسبه لبه است و مقایسه اش با حالت بدون محاسبه لبه و اندازه گیری میزان تاخیر و هزینه و ….بله همون فایلای انجام پروژه خودم که انجام دادم در ifogsim هست


توسط خریدار: فاطمه اولادی

اطلاعات بیشتر:
https://parscoders.com/project/581933/سفارش-پروژه-ifogsim

t.me/ParscodersCom

کد vhdl با vivado
🔸 فوری

#verilog__vhdl

سلام کد باید به همراه testbench باشد و کد به زبان vhdl باشد در نرم افزار vivado


توسط خریدار: کاربر681458

اطلاعات بیشتر:
https://parscoders.com/project/582726/کد-vhdl-با-vivado

t.me/ParscodersCom