#Advanced
#HLS, #DDR

فرض کنید قصد داریم یک پروژه در Vivado تولید کنیم که شامل بخش‌های زیر است.
✳️ یک Memory Interface Generator
✳️ یک JTAG to AXI IP Core
✳️ یک AXI Interconnect
✳️ یک VIO
✳️ یک ILA
❗️و یک بلوک سفارشی و بسیار جالب به نام ...... ؟
حدس می زنید با این پروژه و بلوک سفارشی که خدمتتان معرفی می‌ کنم قرار است چه کا ر بکنیم؟ اگر کمی تجربه داشته باشید بلافاصله واژه DDR تو ذهنتون جرقه می زنه و با خودتون فکر می کنید، احتمالاً با این پروژه قرار است در حافظه DDR بنویسم و برای ذخیره دیتا ازش استفاده کنیم. نمی خواهم نا امیدتون کنم ولی خب اگر جواب اینقدر سر راست و خلاصه بود لازم نبود این همه مقدمه براتون بنویسم. امیدوارم کمی حس کنجکاویتون رو تحریک کرده باشم.
بهتون پیشنهاد می‌کنم نگاهی به آخرین مقاله ما در سایت بیاندازید، و با ما همراه شوید.

ادامه مطلب >>

@Hexalinx

همراهان عزیز هگزالینکس:
برای جستجو در مطالب منتشر در کانال می‌توانید از کلید واژه‌ها یا هشتگ های زیر استفاده کنید. امیدوارم آموزش‌های تخصصی هگزالینکس در این مدت انتظارات شما را برآورده کرده باشد.
دسته بندی بر اساس سطح و پیچیدگی مطالب:
#Basic
#Essentials
#Intermediate
#Advanced

دسته بندی براساس ابزارهای طراحی
#VIVADO_HLS
#SYSGEN
#VITIS
#VIVADO
#ISE
#ISIM
#SDSoC

دسته بندی موضوعی
#FIR
#FILTER
#PETALINUX
#LINUX
#AXI
#AXIVIP
#AXI_Lite
#CDC
#Clock_Domain_Crossing
#FIXED_POINT
#CHIPSCOPE
#TCL
#DDR
#ZYNQ
#IOB
#Barrel_Shifter
#wire_bonding
#Pipelining
#device_tree
#Clock_Gating
#Clock
#Reset
#Fanout
#Digital_Filter
#Static_Timing_Paths
#Clock_skew
#U_BOOT
#SSBL
#BUFGCE
#BUFHCE
#MUX
#DCM
#CMT
#QEMU
#BARE_METAL
#CLB
#LUT
#DISTRIBUTED_RAM
#PYNQ
#HLS
#ILA
#VIO
#STA
@Hexalinx