Недавно в GTKWave закоммитили интересный пуллреквест. Он выносит часть функционала в библиотеку libgtkwave и добавляет начальную поддержку плагинов. Т.е. теперь в GTKWave будут не только фильтры, но и полноценный доступ к внутреннему API программы. В качестве примера автор сделал небольшой плагин с консолью на Питоне. Посмотрите, там видосик есть.

На днях вышел новый релиз симулятора электронных схем Qucs-S 2.1.0.

Вот пара новых фич:

- Добавлено моделирование в режиме тюнера (см. скриншот), который позволяет подстраивать номиналы компонентов ползунками и смотреть результат на графиках. Аналогичный инструмент имеется, например, в AWR;

- Для Ngspice добавлена поддержка компонентов, задаваемых в частотной области при помощи файлов s2p (требуется Ngspice-41).

Подробности смотрите по ссылке выше.

Чтоб оживить канал, напомню о своей статейке про формальную верификацию открытыми тулами.

===
Народное творчество - первый журнал о программируемой логике

FPGA-Systems Magazine :: FSM :: № ALFA

доступен к скачиванию. На странице журнала появилась заветная кнопка "Скачать | Download"
===
Пожалуйста, не распространяйте журнал как pdf, кидайте ссылку на страницу журнала https://fpga-systems.ru/fsm. Очень важна статистика скачиваний, надеюсь вы меня понимаете 😊
===

Если кто-то потерял меня в чате, я ушел на цифровой детокс. На недельку, а там посмотрим. Если что, пишите сюда :)

Рубрика "А что, так можно было?".
У верилятора есть опция —unused-regexp, которой можно задать шаблон имени неиспользуемых сигналов. По-умолчанию это *unused*. Т.е. если у вас в коде есть неиспользуемый сигнал с именем, включающем unused, то верилятор на него ругаться не будет, и не нужно будет вставлять lint_off UNUSEDSIGNAL.

В Yosys есть интересная фича, которой, похоже, нет в других синтезаторах - возможность вызова функций DPI для установки параметров и инициализации регистров.

Для этого достаточно подключить библиотеку .so командой plugin:

plugin -i my_lib.so

А затем импортировать функцию в код на SV и вызвать:

import "DPI-C" function integer my_func (integer);
localparam PARAM1 = my_func(PARAM0);

Т.к. библиотека подгружается один раз при старте yosys, можно использовать статические и глобальные переменные для сохранения контекста.

Фича может быть весьма полезной. Например, в ЦОСе часто нужно предвычислять всякие коэффициенты. Использовать для этого генерируемые внешними скриптами таблицы не очень прикольно, т.к. теряется возможность параметризации модуля. Рассчитывать силами SV тоже не сильно здорово, потому что обычно это работает медленно и синтезатор поддерживает далеко не все возможности языка (в Yosys, например, очень сложно полноценно использовать real - можно вычислять выражения с плавающей точкой, но нельзя создавать переменные).

А через DPI можно вызвать не только Си-функции, но и например Python (sic!), или мою любимую Scheme. Они достаточно просто эмбеддятся в Си.

Есть и ограничения:

1.  Поддерживаются только типы integer, real, shortreal и chandle. Жаль, что нельзя передавать строки, но если очень хочется, то можно воспользоваться костылём - передавать до 8 символов через аргумент типа chandle. Это указатель, и на 64-разрядных машинах его длина 8 байт.

2.  В качестве аргументов подходит не всё. Например, можно передать итератор цикла во время инициализации памяти (mem[n] = init_func(n)), но нельзя передать саму инициализируемую переменную (some_func(mem[n])), ругается на нестатический аргумент.

3.  Нельзя вызвать функцию, которая возвращает void, yosys почему-то путает этот вызов с вызовом таска и ругается, что такого таска нет. Если всё же нужно вызвать такую функцию, то нужно вызвать её с присвоением возврата чему нибудь - переменной в initial, или неиспользуемому параметру. Запостил issue по этому поводу (Под номером 4096 😊).

В качестве примера написал небольшой тестовый код.

С Новым Годом, коллеги! Новых отладок вам и пусть в новом году светодиоды горят ещё ярче, слаки будут ещё положительней, а покрытия ещё шире!

По поводу соблюдения стандартов. Не первый раз замечаю, что iverilog строже следует стандартам, чем другие симуляторы. Вот ещё один пример - присвоение значения enum'у.

Вот такой код не проходит компиляцию в iverilog, тогда как verilator и modelsim/questa не выдают ни ошибок ни предупреждений:

    typedef enum {
        ST_ONE,
        ST_ZERO
    } state_t;

    state_t state;
    logic a;

    always_comb
      state = a ? ST_ONE : ST_ZERO;

Ошибка состоит в том, что переменной state потенциально может быть присвоено значение X, потому что тернарный оператор "пропускает" иксы из условия на выход (такое поведение называется X-pessimism). Но иксы не являются допустимым значением для типа state_t. Согласно стандарту (раздел 6.19.3) такая ситуация является ошибкой.

Есть два очевидных пути исправления:

1. Использовать if/else, т.к. это X-оптимистичный оператор
2. Явно привести тип тернарного выражения к state_t

Менее очевидное решение - использовать тип bit для сигнала a. Этот тип не может принимать неопределенного значения, по этому и нарушений при присвоении перечислению не будет.

А вот с верилятором "не всё так однозначно" - у него же в принципе нет иксов, по этому стандарт он как бы и не нарушает вовсе :)

Оказывается несколько лет назад кто-то даже открыл issue на этот счёт и попутно предложил использовать case equality (===). Это, наверное, самое правильное решение, т.к. по стандарту этот оператор всегда возвращает 0 или 1, никаких иксов.

Друзья, уже всего через несколько дней - 11 марта, состоится запуск курсов!

✅«Практические навыки работы инженер-радиоэлектронщика» (схемотехника и трассировка печатных плат)
✅«Программирование микроконтроллеров»
✅«Основы проектирования устройств на базе ПЛИС»
✅«Практические навыки трассировки печатных плат»
✅«Программирование микроконтроллеров с использованием ОСРВ FreeRTOS»
✅«ПЛИС внутрисхемная отладка и оптимизация»

Сейчас самое время записаться на курс, т.к. набор уже почти завершен!

Чтобы узнать цену и записаться на курс, оставляйте заявку на сайте: записаться на обучение

1800-2023 - IEEE Standard for SystemVerilog

SV-2023 in da house! На этой неделе на DVCon 2024 презентовали новый стандарт.

Дейв отписался в блоге Siemens, что он свободно доступен через IEEE Get Program. Однако, нужна регистрация чтобы его скачать. Товарищи, может кто-то сможет помочь?

#system_verilog
@positiveslack

Условно-бесплатная копия стандарта SystemVerilog 2023. Без палева вотермарков.

Вот :) С 8 марта!

Пост для опенсорс-скептиков. В приложении пример использования опенсорса (KiCAD) в коммерческой разработке. Конечно, устройство несложное, но тем не менеее.

Ещё одна интересная реализация RISC-V. На этот раз разработчик задался целью сделать среднее между небезызвестным SERV и ядром обычной параллельной природы. Степень сериализации выбирается параметром, что даёт возможность гибко настраивать отношение площади к производительности.
На гифке нагладное сравнение скорости работы ядра при разных значениях параметра.
Разница в ресурсах между самым быстрым и самым медленным вариантом примерно два раза.