По совету друзей взялся попробовать новый язык Veryl - более лучший верилог для синтеза. Решил переписать на нём маленький код для маленькой ПЛИС, и сразу же столкнулся с неразрешимой проблемой: нельзя задать начальное значение регистру. На гитхабе есть закрытая issue по этому поводу, в которой автор "в грубой форме" рекомендовал использовать сброс. Для асиков это конечно правильно, но в плисах начальная инициализация - это допустимо, и используется достаточно часто, например когда сброса вообще нет.

Вот такая боль на старте. Придется этот код выносить в модуль на верилоге 😑

Немного поигравшись с Veryl пишу отзыв. Если кратко: потенциал есть, но пока не готов.

Не буду лить воду, пойду по фактам. Плюсы языка:

➡️Полярность сброса и клока можно выбрать при сборке. Очень полезная фича, но есть некоторые проблемы с передачей этих знаний в подключаемые модули на верилоге. Есть автоматическая инверсия сброса, если в вериложном модуле сброс не той полярности. Но пока нет инверсии клока и никак не передать информацию о типе сброса - синхронный он или асинхронный.
➡️Фигурные скобки в качестве операторных скобок конечно выглядят гораздо приятней многословных begin/end и module/endmodule.
➡️Нет разделения на блокирующее и неблокирующее присваивание. Язык предназначен для написания только синтезируемого кода, по этому синхронные присваивания - неблокирующие, асинхронные - блокирующие.
➡️if/else как выражение (expression). Как бы реверанс в сторону функциональных языков, но по сути синтаксический сахар над тернарным оператором.
➡️Дженерики! Наконец-то шаг в сторону метапрограммирования. Шаг скромный, но в верилоге этого очень не хватает.
➡️Есть поддержка аннотации CDC. Если вдруг вы небезопасно передаёте данные из домена в домен, транслятор даст вам по рукам.
➡️Какая-никакая стандартная библиотека с FIFO и некоторыми полезными модулями (кое кто из чата FPGA Systemc был бы очень рад).

Теперь минусы:

➡️Нет приведения ширины. Есть приведение к типу, и как бы можно объявить новый тип с нужной шириной и к нему приводить. Но это лишняя писанина, и результирующий верилог не поддерживается парсером Yosys'а. Такая вот шляпа.
➡️В конструкции вида a = {b, '1} единица не расширяется до размера a, и код в неизменном виде попадает в верилог. Т.е. это ошибка и в верилоге и в вериле, что несколько расстраивает. Выражение как бы очевидное, но авторы решили сохранить совместимость с верилогом. А ещё линтер на это не ругается (а Верилятор ругается).
➡️Нельзя объявить несколько переменных одного типа с одной декларации. Для каждой переменной надо писать var бла_бла: тип;.
➡️Невозможно задать начальное значение регистру или памяти. ROM в принципе можно описать в виде const (которое транслируется в localparam), но RAM только через readmem. Авторы говорят, что для асиков это не нужно, а проблемы плисоводов их не волнуют. Конструкция initial поддерживает только вывод сообщений.

По инфраструктуре. В отличие от верилога, у которого только стандарт, Veryl "из коробки" имеет форматтер, линтер и language server. Это очень удобно. Например, на добавление полноценной поддержки языка с в Emacs у меня ушли сутки. А это форматирование с отступами, подсветка синтаксиса, подсветка ошибок в реальном времени, автодополнение, хождение по коду и попапы.

Кроме перечисленного, в комплекте с транслятором есть система документирования с поддержкой markdown и wavedrom, система юнит-тестирования с интегрированными тестбенчами на верилоге, и система сборки, которая умеет подгружать зависимости.

Есть и недостатки:

➡️Нет настроек форматирования, есть только настройка длины таба.
➡️У линтера есть только настройки стиля, языковых настроек нет. Например, нет предупреждения о неявном приведении ширины.
➡️При касте сброса транслятор может менять имя сигнала, добавляя к нему префикс или суффикс (настраиваемо). При этом он это делает и для портов вериложных модулей. По этому, если включена эта опция, при имплементации вериложного модуля к именам портов клока и сброса надо прибавлять префикс r#. Но это скорее ошибка, которую нужно исправлять.
➡️Часто неправильно указывает положение ошибки, особенно если забыли или лишняя точка с запятой.

В общем, впечатления от языка двойственные. С одной стороны линтер, language server и дженерики. С другой - ощущение, что пишешь на верилоге с новым синтаксисом и старыми проблемами. А зачем мне старые проблемы? Мне нужны новые 😄

PS: Дописывая пост заглянул в репозиторий. Две недели назад вышла новая версия, в которой добавили приведение ширины. Вот так может и допишут до продакшена.

Вышла девятая версия САПР KiCAD. Очень много полезных изменений, среди которых хочется отметить:

- Редактирование дифпар. "Я джва года ждал". На видео в шапке показана как раз эта фича, как частный случай трассировки/редактирования набора треков. Раньше было практически невозможно перетащить дифпару без нарушения зазора между линиями, из-за чего приходилось полностью перетрассировать редактируемый участок.

- Задание параметров площадок отверстий на разных слоях. Раньше можно было только убрать неиспользуемые площадки, а теперь можно индивидуально задать форму, размер площадки и размер антипада для каждого слоя. Это очень полезно при проектировании скоростных плат.

- Экспорт 3D моделей отдельных цепей. Теперь гораздо проще выполнить моделирование в каком нибудь OpenEMS, потому что не надо вручную выковыривать модель дорожки из модели всей платы. Потенциально это дело теперь можно даже автоматизировать.

И много других изменений, про которые можно почитать например здесь.

KiCAD по возможностям всё больше приближается к профессиональным САПРам. Теперь его можно использовать не только с болью, но и с удовольствием ☕️

SoC Design Challenge: инженерный хакатон для студентов от YADRO и МИЭТ 

Не упусти возможность попробовать свои силы в проектировании и верификации систем на кристалле (SoC) и прокачать свои навыки в одном из четырёх треков: 

🔵UVM-верификация 
🔵Системная верификация СнК 
🔵RTL-проектирование 
🔵Топологическое проектирование 

Где и когда? 18-20 апреля в МИЭТ

Ждём именно тебя, если ты хочешь: 
• Проверить свои навыки в решении индустриальных задач 
• Познакомиться с экспертами отрасли и талантливыми единомышленниками 
• Получить интересный опыт и ценные призы

А для иногородних студентов будет организован бесплатный проезд до Москвы и проживание на время проведения соревнования! 

Смотри подробности и регистрируйся до 18 марта на нашем сайте

Грех было не купить за 3т.р. плату с Artix7 75T, да ещё готовую для подключения к PCIe. Вчера приехала, сегодня уже мигаю светодиодами. 😎
Но не просто мигаю. Мы же за опенсорс, по этому собрано и прошито без участия Vivado.

Подробности тут (или альтернативная ссылка)

Тут в плисочате народ искал прогу, с помощью которой можно было бы сымитировать вывод фигур Лиссажу на осциллограф из RTL симуляции. Я уже делал что-то подобное - выводил из симуляции картинку на виртуальный SPI дисплей, по этому не составило труда допилить код до виртуального осциллографа. Исходники тут, для запуска нужен Racket (кто бы сомневался, правда? 😏)

👍 Отличные новости для FPGA-сообщества: регистрация на конференцию FPGA-Systems 2025 открыта!

Это редкая возможность всего за один день:
➡️ прокачать свои знания на глубоких технических докладах,
➡️ найти ответы на сложные вопросы у практикующих экспертов,
➡️ обменяться опытом с коллегами из других компаний.

Ждем вас!

🗓 29 ноября 2025 года
🗺 Москва, 2-й Кожуховский пр., д. 29, корп. 6 (МЦК «ЗИЛ»).

Участие бесплатно, но количество мест в офлайне не безлимитно. Так что советуем регистрироваться как можно скорее. Вступайте и в чат конференции. До встречи! 😉