В очередной раз профиль на линкедин подкинул инсайдеской инфы - на сей раз о тайных разработках Amозона. Ну что ж - рынок железа потихотьку растёт и внутри периметра - это прерасно.

PS: гоотовьтесь, эмбедерщики! не всё же хейтить найм в янд - даёшь тру стори о крестовых походах в озон!
PPS: предыдущий раз

@embedoka

Непонятно абсолютно куда ценник на рынке труда движется в около-МЭ индустрии:

⬆️ С одной стороны дикая инфляция и жгучее желание завести трактор у определенной части представителей отечественной инженерии создают дыру в семейном бюджете (для первых) и кадровый голод (из-за второй категории) - тренды к повышению ЗП.

⬇️ С другой стороны некоторое количество филиалов иностранных компаний запаузило деятельность "на териитории", да даже отечественные шарашки что минпромторгом кормятся использовали повод чтобы порезать ЗП - так что с этой точки зрения "неуехавший инженер" вынужден демпинговать.

Что сильнее: страх упущенной выгоды или жажда стабильности в условиях полной неопределенности МЭ-будущего РФ?
Где правда?

*МЭ - микроэлектроника
@embedoka

Впервые сталкиваюсь с таким при заказе изделий полупроводниковой продукции из Поднебесной.
Обычно литиевые элементы и авиа не очень совместимы в регуляторном поле - а тут какие-то проблемы всего из-за нескольких микросхем 🤷‍♂️

Кто-то уже сталкивался с таким?

Очень жаль, что "источник" постеснялся представиться. Очень хотел расспросить об инновационных ядрах RISK V и VLIW 😊

взято отсюда
@embedoka

Завёл issue на SoC на базе RISC-V: Can't find WDT (watchdog timer) module in SoC
Я конечно всячески ратую за опенсорц и за RISC-V в частности, но вот что я не ожидал, то что на любой чих есть стандарт, в данном кейсе: RISC-V Watchdog Specification 😱

Ну в смысле это конечно круто, но звучит как: мы не опубликуем код, пока он не пройхёт ратификацию в комитете 🙈

Хочу тоже свой комитет с блекджеком и тех.писательницами. По пятницам так и быть оставлю мемы, а каждый четверг будем выпускать по стандарту. Можете предлагать название ☺️

@embedoka

Полезная, но неочевидная фича гитхаба

Оказывается можно применить дополнительный фильтр, выведя только те репо, в которых основным языком будет являться заданный в запросе, просто дописав URL.

Фильтр для применения к аккам организаций: ?language=

Фильтр для применения к аккаунтам пользователей: ?tab=repositories&language=

Пример использования:
◦ https://github.com/NXP?language=verilog
◦ https://github.com/olofk?tab=repositories&language=verilog

PS: verilog & systemverilog - разные языки по логике гитхаб.

Регулярная рубрика "Github"

Как уже писал ранее есть прекрасная фича в виде фильтра по языку, которую как оказалось можно использовать в глобальном поиске к т.н. "топикам", например, для поиска реализаций шифра AES на систем-верилог, сработает такой запрос:

https://github.com/topics/aes?l=systemverilog

About .gitattributes

Нередко замечал что гитхаб неправильно определяет языки исходников, но считал, что это от рождения и не поддаётся лечению (особенно расстраивало игнорирование кастомных расширений вроде *.vh для инклюд-файлов верилога).
Так вот оказывается у гитхаба есть собственное расширение синтаксиса gitattributes для правильного анализа языков и можно его "обучить" правильному детекту.

Т.о. проблема с *.vh лечится одной строчкой в .gitattributes

*.vh linguist-language=Verilog

Также можно указывать пути, которые будут игнорироваться при анализе языка исходников (документация и сторонние/другого автора библиотеки).

◦ Подробнее
◦ Пример для FPGA

We empower hardware and software developers to make their own chips for new and better products. Our global community of over 5000 chip creators has completed over 250 tape-outs in the past year – and we are just getting started.

We welcome our new investors and partners on our journey to democratize chip design to enable a smart, connected world.


А что такое по сути eFabless? Т.е. в кого инвестиции? Как проводилась оценка (и в чём именно ценность)?

Я так понимаю это ведь не сам фаб (SkyWater), а площадка-тусовка "халявных" асикмейкеров? 🤔

#изучаюбизнесмодели
@embedoka

Blood happens 😬

Finite state machine

Увидел в Си-коде перечисление названий состояний комбинационного автомата с суффиксами:

_CONNECTING
_CONNECTED
_DISCONNECTING
_DISCONNECTED
...

Вроде бы ничего удивительного и ..ING обычно не делается за один такт процессора/ПЛИС и должен быть выделен в отдельное состояние, но что-то подумалось, что ни в институте, ни в последующих трудовых буднях никто не учил писать FSM, всё обычно делалось по самоучению: ну вот есть READ, есть WRITE, добавим еще INIT|RESET, ну там еще в мёртвые состояния не попадаем.

Конечно были автоматы Мили и Мура, но, кмк, это больше про имплементацию, а не про доктрину/стайлгайд.

Может попадались кому хороший стайл гайды (неважно Си или РТЛ), где бы такие аспекты тоже затрагивались или может даже отдельные публикации по методологии разработки FSM?

PS: учился по методичкам прошлого века и подзатыльникам коллег той же выдержки. так что периодически, лицезрея код из 2022г, не покидает ощущение, что что-то упускаю 🙈

@embedoka

Clifford Cummings: FSM Design and Synthesis [2019]

▫️ http://www.sunburst-design.com/papers/CummingsSNUG2019SV_FSM1.pdf

77 страниц 😱

Инженеры делятся на 2 категории:
1️⃣ хейтеры ардуино/распберри
2️⃣ те, что не "настоящие", а только бейджик "Инженер" в песочнице нашли 😊

Шутки-шутками, но давным-давно для пет-прожектов пытался освоить стм32 "правильным" подходом - ну и конечно забросил это дело, поскольку, работая на уровне регистров, даже просто помигать светодиодиком, когда ты полный нуб - задачка не на один семестр вечер. Тупо не хватило сободного времени и фидбека от железа для поддержания мотивации обучения.

Спустя годы, делая вторую итерацию (теперь уже на ESP32) не стал наступать на прежние грабли - буквально за пару вечеров необходимый функционал BLE был написан и отлажен (на основе примера .ino). Даже перешёл на продвинутый уровень - работа в CLI благодаря такому замечательному проекту как PlatformIO. Доволен как слон 😇

PS: в общем, я вторая категория: те что с бейджиком 🙈

#золотоэлектроникса
@embedoka