#FIR, #FILTER, #SYSGEN
#Basic

✳️ فرض کنیم به تازگی مشغول کار در شرکتی شده‌اید که کار اصلی آن پیاده سازی الگوریتم‌های پردازش سیگنال است. شرکت در حال کار روی فیلترهای دیجیتال است و تصمیم دارد در محصول جدیدش فیلترهای آنالوگ قدیمی را با فیلترهای دیجیتال جدید جایگزین کند. هدف از این جایگزینی هم بهبود عملکرد سیستم و کاهش هزینه تمام شده محصول است. این جایگزینی مزایای رقابتی قابل ملاحظه‌ای نیز به همراه دارد و احتمالاً باعث محبوبیت مضاعف این محصول جدید در بازار می‌شود.

✳️ شرکت برای عملیاتی کردن این فیلتر تصمیم گرفته است از تراشه FPGA برای پیاده سازی استفاده کند و مدیرتان از شما خواسته ‌است مسئولیت پیاده سازی این فیلتر را بر عهده بگیرید. مدیرتان با آگاهی از این موضوع که شما به اندازه کافی به نرم افزار Matlab مسلط هستید و تجربه کار با ابزار Simulink را دارید، یک مدل اولیه به صوت زیر در اختیار شما قرار داده است و انتظار دارد بر اساس این تعریف اولیه کارتان را شروع کنید و به نحو مطلوب به پایان برسانید.

❗️حالا سؤال اینجاست اگر شما واقعاً در چنین موقعیتی قرار بگیرید، از کجا شروع می‌کنید؟

مطالعه ادامه مطلب >>

@Hexalinx

فایل‌های مربوط به پروژه برای عزیزانی که از نسخه‌های قدیمی تر استفاده میکنن

#VIVADO_HLS
#Advanced

✳️ در قسمت اول سری دو قسمتی «نکات و تکنیک‌های طراحی با Vivado HLS » روش مدل سازی و پیاده سازی رابطه دما و مقاومت در سیستم‌های صنعتی را مرور کردیم. همانطور که وعده داده بودیم. در قسمت دوم قصد داریم برای اولین بار مفاهیم ممیز ثابت و کتابخانه‌های Arbiterary Precison را خدمت شما معرفی کنیم.

✅ کتابخانه‌های Arbitrary Precision برای تمامی زبان‌های قابل پشتیبانی در Vivado HLS یعنی C و ++C و System C قابل استفاده هستند. با این کتابخانه‌ها تعریف متغیرهای ممیز ثابت علامت دار یا بدون علامت با طول بیت ۵۱۲ یا حتی ۱۰۲۴ بیت امکان پذیر است.
👈 نحوه استفاده از این کتابخانه‌ها در قالب یک فیلتر بسیار متدوال به نام فیلتر میانگین گیر متحرک ارئه شده است.

مطالعه ادامه مطلب >>

@Hexalinx

#Zynq

✳️ توضیحات تکمیلی:

✅ این دوره یک دوره آموزشی صفر تا صد و یا دوره آموزشی جامع کار با Zynq نیست. این دوره تمام ابعاد عملکردی تراشه های Zynq را در بر نمی‌گیرد و به هیچ وجه پیچیدگی‌های سطح بالای طراحی را آموزش نمی‌دهد. اما در عوض بهترین گزینه برای شروع کار با Zynq است. این دوره به معنای واقعی کلمه برای مبتدیان طراحی شده است. درس اول دوره به صورت رایگان در اختیار همه علاقمندان قرار گرفته تا هر چه بیشتر با فضای آموزشی آکادمی هگزالینکس و ادبیات آموزشی آن آشنا شوید.

✅ ما سعی کردیم با الگو برداری از معتبرترین سایت‌ها و موسسات بین المللی حداکثر کیفیت ممکن برای انتشار یک دوره تخصصی در فضای آنلاین به شما ارائه دهیم. برای تهیه این دوره که بدون شک اولین در نوع خودش در ایران و به زبان فارسی است بیش از شش ماه زمان صرف شده است، تک تک پروژه‌ها اجرا شده و به صورت دقیق در قالب فایل‌های ویدئویی و آموزشی‌های متنی تدوین شده است.

❗️در طول این آموزش در هیچ مقطعی از کار شما را به حال خود رها نخواهیم کرد. مدام به چالش کشیده می‌شوید و مدام نیاز به تفکر دارید.

🙏 به پاس همراهی شما عزیزان با هگزالینکس تخفیف ۴۰ درصدی برای مدت محدود در نظر گرفته شده است که می‌توانید از آن بهرمند شوید.
👈 کد تخفیف: firstcourse40

@Hexalinx

#ZYNQ

✅ اگر هنوز برای ثبت نام در دوره شروع کار با ZYNQ‌ تصمیم نگرفتید. پیشنهاد می‌کنم به این چند نکته توجه کنید.
خیلی ها فکر می‌کنن حتماً باید اول FPGA رو به صورت کامل یاد بگیرن و بعد برن سراغ ZYNQ، این تصور کاملاً اشتباهه چون جریان کار و طراحی با تراشه‌های ZYNQ تا حدودی متفاوته، شما می‌تونید از ZYNQ
1️⃣ به عنوان یک FPGA تنها
2️⃣ به عنوان پردازنده ARM A9 دو یا تک هسته‌ای
3️⃣ و یا یک SoC که ترکیبی از هر دوی این‌ها است،
استفاده کنید.

🔖 وقت رو تلف نکنید و با پیشرفت‌ تراشه‌ها خودتون رو بروز کنید. شاید هیچ زمانی در آینده بهتر از الان برای یادگیری نباشه. از این فرصت به بهترین شکل استفاده کنید، کرونا و در خانه موندن یک فرصته.
درس اول به صورت رایگان برای همه در دسترس است، حتی نیاز به ثبت نام هم نداره. ارزش امتحان کردنش و داره. پس شروع کنید.

عمیق یاد بگیریم، دقیق بکاربگیریم.

@Hexalinx

#ZYNQ

✳️ بعضی از دوستان در مورد اینکه این دوره‌ آموزشی ZYNQ به صورت ویدئوهای آماده ارائه شده یا به صورت کلاس درس آنلاین برگزار میشه سوأل کرده بودند. در پاسخ به این دوستان باید بگم که:

✅ این یک دوره آموزشی ترکیبی است. در درس های اول آموزش ها گام به گام در قالب ویدئو و دستورالعمل های متنی توضیح داده شده و هر چه قدر که در دوره پیشرفت کنید و به درس‌های سخت تر برسید از حجم آموزشهای گام به گام کاسته میشه و شما مجبورید برای تکمیل درس با یکسری چالش دست و پنجه نرم کنید. اما نگران نباشید چون پاسخ های درست در بخش اطلاعات تکمیلی درس برای شما ارائه شده در صورت نیاز ازشون استفاده کنید. بخش‌هایی از درس که نیاز به شبیه سازی کلاس حضوری یا آنلاین داشته هم در قالب فایل ویدئویی ضبط شده و شما می‌تونید اونا رو دانلود و استفاده کنید.

❗️اما دقت کنید که متن و ویدئو و فایل های تکمیل شده درس همگی مکمل هم هستند.

🔖 برای تهیه این دوره می‌توانید به مدت محدود از تخفیف در نظر گرفته شده برای آن استفاده کنید.

برای دسترسی به ویدئوهای درس اول هم از لینک زیر استفاده کنید.

🎥 لیست پخش آپارات >>

@Hexalinx

#FIR, #FILTER, #VIVADO
#Basic, #Intermediate

✳️ دروازه ورود به دنیای پردازش سیگنال در FPGA از طریق فراگیری الفبای پیاده سازی یک فیلتر FIR در Vivado به صورت کاملاً ممیز ثابت و شبیه سازی آن با تست بنچ‌ HDL در یک قدمی شماست...
👈 چند هفته پیش بود که آموزشی در رابطه با طراحی یک فیلتر FIR با ابزار System Generator for DSP منتشر کردیم. این هفته در یک مقاله بسیار مفصل با آموزش پیاده سازی یک فیلتر میان گذر، تک کانال و تک نرخ با استفاده از FIR Compiler IP Core در Vivado به نزد شما بازگشتیم.

🔖 مطالعه ادامه مطلب >>

@Hexalinx

همراهان عزیز هگزالینکس:
برای جستجو در مطالب منتشر در کانال می‌توانید از کلید واژه‌ها یا هشتگ های زیر استفاده کنید. امیدوارم آموزش‌های تخصصی هگزالینکس در این مدت انتظارات شما را برآورده کرده باشد.
دسته بندی بر اساس سطح و پیچیدگی مطالب:
#Basic
#Essentials
#Intermediate
#Advanced

دسته بندی براساس ابزارهای طراحی
#VIVADO_HLS
#SYSGEN
#VITIS
#VIVADO
#ISE
#ISIM
#SDSoC

دسته بندی موضوعی
#FIR
#FILTER
#PETALINUX
#LINUX
#AXI
#AXIVIP
#AXI_Lite
#CDC
#Clock_Domain_Crossing
#FIXED_POINT
#CHIPSCOPE
#TCL
#DDR
#ZYNQ
#IOB
#Barrel_Shifter
#wire_bonding
#Pipelining
#device_tree
#Clock_Gating
#Clock
#Reset
#Fanout
#Digital_Filter
#Static_Timing_Paths
#Clock_skew
#U_BOOT
#SSBL
#BUFGCE
#BUFHCE
#MUX
#DCM
#CMT
#QEMU
#BARE_METAL
#CLB
#LUT
#DISTRIBUTED_RAM
#PYNQ
#HLS
#ILA
#VIO
#STA
@Hexalinx

#Basic
✳️ تاکنون مقاله‌های متعددی در رابطه با مفاهیم پایه‌ایی و مقدماتی الگوریتم‌های fixed point در هگزالینکس منتشر شده است. طراحی و پیاده سازی فیلتر FIR روی FPGA یکی از اولین چالش‌های است که هر مهندس فعال در این حوزه با آن دست و پنجه نرم می‌کند. ما در هگزالینکس شما را تنها نگذاشته‌ایم به صورت مفصل به این موضوع پرداختیم.

❗️اگر در ابتدای راه فراگیری هستید و قصد یادگیری اصول پیاده سازی ممیز ثابت الگوریتم‌های پردازش سیگنال را دارید.
❗️اگر در نوشتن تست بنچ مشکل دارید و به دنبال این هستید تا یک تست بنچ مناسب برای طراحی‌های خود تهیه کنید.
❗️اگر درک ماهیت دستورات fixed point در Matlab برای شما دشوار است.
❗️اگر علاقمند به استفاده حداکثری از IP Integrator و System Generator برای طراحی های خودتان هستید و اگر بسیاری از سوألات این‌چنینی ذهن شما را مشغول کرده است. با ما همراه شوید.

🔖 در دو مقاله اخیر منتشر شده در سایت به شکل مفصل به این موضوع پرداخته‌‌ایم و دو راه حل کاملاً متفاوت برای نیل به یک هدف واحد را به تصویر کشیدیم.

طراحی فیلتر FIR با ابزار System Generator for DSP
پیاده سازی فیلتر FIR در Vivado

@Hexalinx

#Intermediate, #CORDIC

✳️ برای چند لحظه همه چیز در رابطه با الکترونیک و FPGA را فراموش کنید و به گذشته برگردید، منظورم زمانی است که در دبیرستان مشغول تحصیل بودید. با کمی تمرکز حتماً می‌توانید تعدادی از محاسبات ریاضی را که تنها با چرخاندن یک بردار قابل انجام بودند، بخاطر بیاورید. منظور من از بردار، برداری است که از مبدأ مختصات شروع می‌شود و به یک نقطه روی دایره مثلثاتی ختم می‌شود.

✳️ واژه CORDIC مخفف عبارت COordinate Rotation DIgital Computer است و از نقطه نظر پیاده سازی یک الگوریتم کاملاً بهینه یا اصطلاحاً Hardware-efficient است که با استفاده از یک متد تکرار شونده مبتنی بر چرخش و دَوَران ، برای پیاده سازی سخت افزاری رنج وسیعی از توابع پایه‌ای ریاضی بکار برده می‌شود.

❗️در این مقاله از سری آموزش‌های پایگاه دانش هگزالینکس باهم مروری برالگوریتم CORDIC و جایگاه آن در پیاده سازی توابع ریاضی پایه در FPGA خواهیم داشت.

مطالعه ادامه مطلب »
@Hexalinx

#ISE, #WIN10, #Download

✳️ یکی از مشکلات رایجی که کاربران هنگام استفاده از مجموعه نرم افزاری ISE با آن برخورد می کنند، ناسازگاری بسته نسبی نسخه ۱۴.۷ با ویندوز ۱۰ هست.

✅ در سال های اخیر یک نسخه استاندارد برای این مجموعه نرم افزاری روی ویندوز ۱۰ منتشر شده است که فقط از سایت xilinx قابل دانلود می باشد

خوشبختانه با همت یکی از دوستان لینک مستقیم و رایگان آن هم اکنون در دسترس قرار دارد.

❗️شما می توانید به مدت ۱۰ روز برای دانلود آن اقدام کنید.

لطفا با اطلاع رسانی به سایر علاقمندان و همینطور انتشار این مطلب در گروه های دانشجویی اجازه بهرمندی از آن را برای همه کاربران این مجموعه نرم افزاری فراهم کنید. پیروز شاد و تندرست باشید.

لینک دانلود >>

@Hexalinx

#Basic, #DSP48

✅ تراشه‌های FPGA به دلیل ظرفیت قابل توجه موازی سازی و انعطاف پذیری بالایی که دارند همواره یک انتخاب مناسب برای بکارگیری در اپلیکیشن‌های پردازش سیگنال بوده و هستند. اما صحبت از اپلیکیشن‌های پردازش سیگنال و پیاده سازی آن‌ها در FPGA بدون آشنایی با قابلیت‌ها و ویژگی‌های بلوک‌های DSP48 در این تراشه‌ها مثل رانندگی در یک جاده تاریک با چراغ خاموش است.

✳️ ما مدت‌هاست در #هگزالینکس به دنبال انتشار مقاله‌ای در رابطه با معرفی انواع متفاوت بلوک‌های DSP48 و مقایسه قابلیت‌های آن‌ها در نسل‌های مختلف تراشه‌های تولیدی شرکت Xilinx هستیم. اکنون فرصتی دست داده است تا به رسالت خودمان عمل کنیم و به شکل ویژه‌ای به این موضوع بپردازیم. پس بدون فوت وقت به سال ۲۰۰۴ بر می‌گردیم، زمانی که برای اولین بار تراشه‌های Virtex-4 با اتکا به یک واحد سخت افزاری اختصاصی برای پردازش سیگنال به نام XtremeDSP DSP48 Slice معرفی شدند.

مطالعه متن کامل مقاله »

@Hexalinx

#HLS, #TRIGGERS

✳️ مدیریت تأخیرها و تریگرها

✅ در Vivado HLS پیاده سازی مداراتی که ذاتاً ماهیت کنترلی دارند می‌تواند به نوبه خودش یک دردسر به تمام معنا باشد. یک طراح برای کنترل بهینه تأخیرها، تریگرها در HLS نیاز به آشنایی با کتابخانه‌‌های اختصاصی Xilinx دارد.

❗️دراین آموزش از پایگاه دانش هگزالینکس قصد داریم نگاهی به این موضوع بیاندازیم که چگونه می‌توانیم ساختاری فراتر از الگوریتم‌های مرسوم پردازشی در Vivado HLS پیاده سازی کنیم که در آن:
👈 بتوانیم منتظر یک سیگنال ورودی به عنوان تریگر بمانیم.
👈 بتوانیم برای مدت زمان مشخصی همچون چند سیکل کلاک تأخیر ایجاد کنیم و روال اجرای برنامه را متوقف کنیم.
👈 و در نهایت یک سیگنال تریگر خروجی تولید کنیم.

مطالعه متن کامل مقاله »

@Hexalinx