Чат для инженеров, работающих с FPGA и микроконтроллерами — место, где можно обсудить RTL-дизайн, Verilog/VHDL, встраиваемые системы, периферию МК и проблемы синтеза. Здесь делятся опытом, разбирают ошибки в timing closure...